刚刚没有事情做 把它修改成TXT文本文件
主板上各种信号说明
一、CPU 接口信号说明
1. A[31:3]# I/O Address（地址总线）
 这组地址信号定义了 CPU 的最大内存寻址空间为 4GB。在地址周期的第一个子周期中
，这些 Pin 传输的是交易的地
址，在地址周期的第二个子周期中，这些 Pin 传输的是这个交易的信息类型。
2. A20M# I Adress-20 Mask（地址位 20 屏蔽）
 此信号由 ICH（南桥）输出至 CPU 的信号。它是让 CPU 在 Real Mode（真实模式）时仿真
8086 只有 1M Byte（1
兆字节）地址空间，当超过 1 Mbyte 位空间时 A20M＃为 Low，A20 被驱动为 0 而使地址自动
折返到第一个 1Mbyte 地址空 间上。
3. ADS# I/O Address Strobe（地址选通）
 当这个信号被宣称时说明在地址信号上的数据是有效的。在一个新的交易中，所有 Bus 上
的信号都在监控 ADS#是 否有效，一但
ADS#有效，它们将会作一些相应的动作，如：奇偶检查、协义检查、地址译码等操作。
4. ADSTB[1:0]# I/O Address Strobes
 这两个信号主要用于锁定 A[31:3]#和 REQ[4:0]#在它们的上升沿和下降沿。相应的
ADSTB0#负责 REQ[4:0]#和
A[16:3]#，ADSTB1#负责 A[31:17]#。
5. AP[1:0]# I/O Address Parity（地址奇偶校验）
 这两个信号主要用对地址总线的数据进行奇偶校验。
6. BCLK[1:0] I Bus Clock（总线时钟）
这两个 Clock 主要用于供应在 Host Bus 上进行交易所需的 Clock。
7. BNR# I/O Block Next Request（下一块请求）
 这个信号主要用于宣称一个总线的延迟通过任一个总线代理，在这个期间，当前总线的拥有
者不能做任何一个新的 交易。
8. BPRI# I Bus Priority Request（总线优先权请求）
 这个信号主要用于对系统总线使用权的仲裁，它必须被连接到系统总线的适当 Pin 。当
BPRI#有效时，所有其它的
设备都要停止发出新的请求，除非这个请求正在被锁定。总线所有者要始终保持 BPRI#为有效
，直到所有的请求都完成才 释放总线的控制权。
9. BSEL[1:0] I/O Bus Select（总线选择）
 这两组信号主要用于选择 CPU 所需的频率，下表定义了所选的频率：
10. D[63:0]# I/O Data（数据总线）
 这些信号线是数据总线主要负责传输数据。它们提供了 CPU 与 NB（北桥）之间 64 Bit
的通道。只有当 DRDY#为
Low 时，总在线的数据才为有效，否则视为无效数据。
11. DBI[3:0]# I/O Data Bus Inversion（数据总线倒置）
 这些信号主要用于指示数据总线的极性，当数据总在线的数据反向时，这些信号应为 Low。
这四个信号每个各负责
16 个数据总线，见下表：
12. DBSY# I/O Data Bus Busy（数据总线忙）
 当总线拥有者在使用总线时，会驱动 DBSY#为 Low 表示总线在忙。当 DBSY#为 High 时，
数据总线被释放。
13. DP[3:0]# I/O Data Parity（数据奇偶校验）
 这四个信号主要用于对数据总在线的数据进行奇偶校验。
14. DRDY# I/O Data Ready（数据准备）
 当 DRDY#为 Low 时，指示当前数据总在线的数据是有效的，若为 High 时，则总在线的数
据为无效。
15. DSTBN[3:0]# I/O Data Strobe
Data strobe used to latch in D[63:0]# :
16. DSTBP[3:0]# I/O Data Strobe
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主板上各种信号说明
Data strobe used to latch in D[63:0]# :
17. FERR# O Floating Point Error（浮点错误）
 这个信号为一 CPU 输出至 ICH（南桥）的信号。当 CPU 内部浮点运算器发生一个不可遮蔽
的浮点运算错误时，FERR#
被 CPU 驱动为 Low。
18. GTLREF I GTL Reference（GTL 参考电压）
这个信号用于设定 GTL Bus 的参考电压，这个信号一般被设为 Vcc 电压的三分之二。
19. IGNNE# I Ignore Numeric Error（忽略数值错误）
 这个信号为一 ICH 输出至 CPU 的信号。当 CPU 出现浮点运算错误时需要此信号响应 CPU
。IGNNE#为 Low 时，CPU
会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误。但若 IGNNE#为 High 时，又有错误
存在时，若下一个浮点指令
是 FINIT、FCLEX、FSAVE 等浮点指令中之一时，CPU 会继续执行这个浮点指令但若指令不是上
述指令时 CPU 会停止执行而
等待外部中断来处理这个错误。
20. INIT# I Initialization（初始化）
 这个信号为一由 ICH 输出至 CPU 的信号，与 Reset 功能上非常类似，但与 Reset 不同的
是 CPU 内部 L1 Cache 和浮
点运算操作状态并没被无效化。但 TLB（地址转换参考缓存器）与 BTB（分歧地址缓存器）内数
据则被无效化了。INIT＃另 一点与 Reset 不同的是
CPU 必须等到在指令与指令之间的空档才会被确认，而使 CPU 进入启始状态。
21. INTR I Processor Interrupt（可遮蔽式中断）
 这个信号为一由 ICH 输出对 CPU 提出中断要求的信号，外围设备需要处理数据时，对中断
控制器提出中断要求，
当 CPU 侦测到 INTR 为 High 时，CPU 先完成正在执行的总线周期，然后才开始处理 INTR 中
断要求。
22. PROCHOT# I/O Processor Hot（CPU 过温指示）
 当 CPU 的温度传感器侦测到 CPU 的温度超过它设定的最高度温度时，这个信号将会变 Low
，相应的 CPU 的温度控 制电路就会动作。
23. PWRGOOD I Power Good（电源 OK）
 这个信号通常由 ICH（南桥）发给 CPU，来告诉 CPU 电源已 OK，若这个信号没有供到 CPU
，CPU 将不能动作。
24. REQ[4:0]# I/O Command Request（命令请求）
 这些信号由 CPU 接到 NB（北桥），当总线拥有者开始一个新的交易时，由它来定义交易的
命令。
25. RESET# I Reset（重置信号）
 当 Reset 为 High 时 CPU 内部被重置到一个已知的状态并且开始从地址 0FFFFFFF0H 读取
重置后的第一个指令。CPU 内部的
TLB（地址转换参考缓存器）、BTB（分歧地址缓存器）以及 SDC（区段地址转换高速缓存）当
重置发生时内部数据 全部都变成无效。
26. RS[2:0]# I Response Status（响应状态）
 这些信号由响应方来驱动，具体含义请看下表：
27. STKOCC# O Socket Occupied（CPU 插入）
 这个信号一般由 CPU 拉到地，在主机板上的作用主要是来告诉主机板 CPU 是不是第一次插
入。若是第一次插入它 会让你进 CMOS 对 CPU
进行重新设定。
28. SMI＃ I System Management Interrupt（系统管理中断）
 此信号为一由 ICH 输出至 CPU 的信号，当 CPU 侦测到 SMI#为 Low 时，即进入 SMM 模式
（系统管理模式）并到
SMRAM（System Management RAM）中读取 SMI＃处理程序，当 CPU 在 SMM 模式时 NMI、INTR
及
SMI#中断信号都被遮 蔽掉，必需等到 CPU 执行 RSM（Resume）指令后 SMI#、NMI 及 INTR 中
断信号才会被 CPU 认可。
29. STPCLK# I Stop Clock（停止时钟）
 当 CPU 进入省电模式时，ICH（南桥）将发出这个信号给 CPU，让它把它的 Clock 停
止。
28. TRDY# I/O Target Ready（目标准备）
 当 TRDY#为 Low 时，表示目标已经准备好，可以接收数据。当为 High 时，Target 没有准
备好。
29. VID[4:0] O Voltage ID（电压识别）
 这些讯号主要用于设定 CPU 的工作电压，在主机板中这些信号必须被提升到最高 3V。 二
、VGA 接口信号说明
1. HSYNC O CRT Horizontal Synchronization（水平同步信号）
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主板上各种信号说明
 这个信号主要提供 CRT 水平扫描的信号。
2. VSYNC O CRT Vertical Synchronization（垂直同步信号） 这个信号主要提
供 CRT 垂直扫描的信号。
3. RED O RED analog video output（红色模拟信号输出）
 这个信号主要为 CRT 提供红基色模拟视频信号。
4. GREEN O Green analog video output（绿色模拟信号输出） 这个信号主要为
CRT 提供绿基色模拟视频信号。
5. BLUE O Blue analog video output（蓝色模拟信号输出）
 这个信号主要为 CRT 提供蓝基色模拟视频信号。
6. REFSET I Resistor Set（电阻设置）
 这个信号将会连接一颗电阻到地，主要用于内部颜色调色板 DAC。这颗电阻的阻值一般为
169 奥姆，精度为 1％。
7. DDCA_CLK I/O Analog DDC Clock
 这个信号连接 NB（北桥）与显示器，这个 Clock 属于 I²C 接口，它与 DDCA_DATA
组合使用，用于读取显示 器的数据。
8. DDCA_DATA I/O Analog DDC Clock
 这个信号连接 NB（北桥）与显示器，这个 Data 与 Clock 一样也属于 I²C 接口，
它与 DDCA_CLK 组合使用，
用于读取显示器的数据。
三、AGP 接口信号说明
1. GPIPE# I/O Pipelined Read（流水线读）
 这个信号由当前的 Master 来执行，它可以使用在 AGP 2.0 模式，但不能在 AGP 3.0 的规
范使用。在 AGP 3.0 的规
范中这个信号由 DBI_HI（Dynamic Bus Inversion HI）代替。
2. GSBA[7:0] I Sideband Address（边带地址） 这组信号提供了一个附加
的总线去传输地址和命令从 AGP
Master（显示卡）到 GMCH（北桥）。
3. GRBF# I Read Buffer Full（读缓存区满）
这个信号说明 Master 是否可以接受先前以低优先权请求的要读取的  数据。当 RBF#为
Low 时，中裁器将停止以 低优先权去读取数据到
Master。
4. GWBF# I Write Buffer Full（写缓存区满）
 这个信号说明 Master 是否可以准备接受从核心控制器的快写数据。当 WBF#为 Low 时，中
裁器将停止这个快写数 据的交易。
5. ST[2:0] O Status Bus（总线状态）
 这组信号有三 BIT，可以组成八组，每组分别表示当前总线的状态。
6. ADSTB0 I/O AD Bus Strobe 0（地址数据总线选通） 这个信号可以提供 2X 的时
序为 AGP，它负责总线
AD[15:0]。
7. ADSTB0# I/O AD Bus Strobe 0（地址数据总线选通）
 这个信号可以提供 4X 的时序为 AGP，它负责总线 AD[15:0]。
8. ADSTB1 I/O AD Bus Strobe 1（地址数据总线选通） 这个信号可以提供 2X 的时
序为 AGP，它负责总线
AD[31:16]。
9. ADSTB1# I/O AD Bus Strobe 1（地址数据总线选通）
 这个信号可以提供 4X 的时序为 AGP，它负责线总 AD[31:16]。
10. SB_STB I SideBand Strobe（SideBand 选通） 这个信号主要为 SBA[7:0]提
供时序，它总是由 AGP
Master 驱动。
11. SB_STB# I SideBand Strobe（SideBand 选通）
这个信号为 SBA[7:0]提供时序只在 AGP 4X 模式，它总是由 AGP Master 驱动。
12. CLK O CLOCK（频率）
 为 AGP 和 PCI 控制信号提供参考时序。
13. PME# Power Management Event（电源管理事件）
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主板上各种信号说明
这个信号在 AGP 协议中不使用，但是它用在 PCI 协议中由操作系统来管理。关于 PME#的详
细定义请参加 PCI 协
议规范。
14. TYPEDET# Type Detect（类型检查）
 从 AGP 发展来看，有 1X、2X、4X 和 8X 四种模式，每种模式所使用的电压也不尽相同，
那 AGP 控制器怎么知到你
插的是什么样的显卡呢？就是通过这个信号来告诉 AGP Control 的。用这个信号来设定当前显
卡所需的电压。
15. FRAME# I/O Frame（周期框架）
在 AGP 管道传输时这个信号不使用，这个信号只用在 AGP 的快写方式。
16. IRDY# I/O Initiator Ready（起始者备妥）
这个信号说明 AGP Master 已经准备好当前交易所需的数据，它只用在写操作，AGP Master
不允许插入等待状态。
17. TRDY# I/O Target Ready（目标备妥）
这个信号说明 AGP Target 已经准备好整个交易所需要读的数据，这个 Target 可以插入等待
状态。
18. STOP# I/O Stop（停止）
 这个信号在 AGP 交易时不使用。对于快写方式，当 STOP#为 Low 时，停止当前交易。
19. DEVSEL# I/O Device Select（设备选择）
 在 AGP 交易时不使用。在快写方式，当在一个交易不能完成时，它就会被使用。
20. REQ# I Request（请求） 这个信号用于向中裁器请求当前总线使用权为开始
一个 PCI or AGP 交易。
21. GNT# O Grant（保证）
 当中裁器收到 Initiator 发出请求后，若当前总线为空闲，中裁器就会通过 GNT#把总线控
制权交给 Initiator。
22. AD[31:0] I/O Address Data Bus（数据地址总线）
 这些信号用来传输地址和数据。
23. C/BE[3:0]# I/O Command/Byte Enable（命令／位致能） 当一个交易开始时
，提供命令信息。在 AGP
Master 做写交易时，提供有效的位信息。
四、Memory 接口信号说明
1. SCMDCLK[5:0] O Differential DDR Clock(时钟输出）
 SCMDCLK 与 SCMDCLK#是差分时钟输出对，地址和控制信号都在这个两个 Clock 正负边沿的
交叉点采样。每个 DIMM
共有三对。
2. SCMDCLK[5:0]# O Differential DDR Clock(时钟输出）
 这个 Clock 信号的意义同上。
3. SCS[3:0]# O Chip Select（芯片选择） 当这些信号有效时，表示一个
Chip 已被选择了，每个信号对应于 SDRAM
的一行。
4. SMA[12:0] O Memory Address（内存地址）
 这些信号主要用于提供多元的行列地址给内存。
5. SBA[1:0] O Bank Address（Bank 选择）
 这个些信号定义了在每个内存行中哪个 Bank 被选择。Bank 选择信号和内存地址信号联合
使用可寻址到内存的任何 单元。
6. SRAS# O Row Address（行地址）
 行地址，它和 SCAS#、SWE#一起使用，用来定义内存的命令。
7. SCAS# O Column Address（列地址）
 列地址，它和 SRAS#、SWE#一起使用，用来定义内存的命令。
8. SWE# O Write Enable（写允许） 写允许信号，它与 SRAS#、SCAS#一起使用
，用来定义内存的命令。
9. SDQ[63:0] I/O Data Lines（数据线）
 这些信号线用于传输数据。
10. SDM[7:0] O Data Mask（数据屏蔽） 当在写周期有效时，在内存中传输
的数据被屏蔽。在这八个信号中每个信号负责八根数据线。
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主板上各种信号说明
11. SDQS[7:0] I/O Data Strobe（数据选通）
 这些信号主要用于捕获数据。这八个信号每个信号负责八根数据线。
12. SCKE[3:0] O Clock Enable（时钟允许） 这个信号在上电时对内存进行
初始化，它们也可以用于关闭不使用的内存数据行。 
五、HUB 接口信号说明
1. HL[10:0] I/O Packet Data（数据包） 这些信号主要用于 Hub Interface
读写操作时传输数据。
2. HISTRS I/O Packet Strobe（数据选通）
3. HISTRF I/O Packet Strobe Complement
这个信号与 HISTRS 一起在 HUB inteface 上传输与接收数据。 六、LAN LINK 接口信号说明
1. LAN_CLK I Lan I/F Clock（网络时钟） 这个信号由 Lan Chipset 驱动输出
，它的频率范围在 5~50Mhz。
2. LAN_RXD[2:0] I Received Data（接收数据）
这些信号是由 Lan Chipset 驱动输出到南桥。
3. LAN_TXD[2:0] O Transmit Data（传输数据） 这些信号是南桥驱动输出到
Lan Chipset。
4. LAN_RSTSYNC O Lan Reset（Lan Chip 复位信号）
七、EEPROM 接口信号说明
1. EE_SHCLK O EEPROM Shift Clock（EEPROM 时钟）
 这个信号由南桥驱动输出到 EEPROM。
2. EE_DIN I EEPROM Data In（EEPROM 数据输入） 这个信号是由 EEPROM 传数据
到南桥。
3. EE_DOUT O EEPROM Data Out（EEPROM 数据输出）
 这个信号是由南桥传数据到 EEPROM。
4. EE_CS O EEPROM Chip Select（片选信号） 当这个信号有效时 EEPROM 被选
择。
八、PCI 接口信号说明
1. AD[31:0] I/O Address Data Bus（地址数据总线）
 是用来传送起始地址。在内存或组态的交易期间，此地址的分辨率是一个双字组(Double
Word)(即地址可被四整除)，
在读取或写入的交易期间，它是一个字节特定地址。
2. PAR I/O Parity Signal（同位信号）
 在地址阶段完成后一个频率，或是所有写入交易的数据阶段期间，在 IDRY#被驱动到僭态后
一个频率，由 Initiator
驱动。所有读取交易的数据阶段期间，在 TRDY#被驱动到僭态后一个频率，它也会被目前所寻址
的 Target 驱动。在地址阶
段完成后的一个频率，Initiator 将 PAR 驱动到高或低态，以保证地址总线 AD[0:31]与四条指
令/位组致能线 C/BE#[0:3]是
偶同位（Even Parity）。
3. C/BE[3:0]# I/O Command/Byte Enable（指令或字节致能）
由 Initiator 驱动，在 AD Bus 上传输地址时，用来表示当前要动作的指令。在 AD Bus
上传输数据时，用来表示在 目前被寻址之
Dword 内将要被传输的字节，以及用来传输数据的数据路径。
4. RST# O PCI Reset（复位信号）
当重置信号被驱动成低态时，它会强迫所有 PCI 组态缓存器 Master 及 Target 状态机器与
输出驱动器回到初始化状
态。RST#可在不同步于 PCI CLK 边缘的状况下，被驱动或反驱动。RST#的设定也将其它的装置
特定功能初始化，但是这主 题超出 PCI
规格的笵围。所有 PCI 输出信号必须被驱动成最初的状态。通常，这表示它们必须是三态的。
5. FRAME# I/O Cycle Frame（周期框架）
 是由目前的 Initiator 驱动，它表示交易的开始（当它开始被驱动到低态时）与期间（在
它被驱动支低态期间）。为
了碓定是否已经取得总线拥有权，Master 必须在同一个 PCI CLK 信号的上边缘，取样到
FRAME#与 IRDY#都被反驱动到高
|
IP卡
狗仔卡
提升卡
置顶卡
沉默卡
喧嚣卡
变色卡
显身卡
